无源元件是指工作时不需要外部能量源的器件，传输线、键合线等互连结构都可以看成是广义的无源元件。常见的有：电阻，电容，电感，传输线，键合线，连接器，过孔，管脚，滤波器，线缆等。它们被广泛应用在芯片，封装，系统设计中。在高频时，它的电特性往往受到其结构，应用材料等因素的影响。如何快速有效针对这些无源结构建模，准确提取S参数，验证及优化其电气性能决定芯片，封装，电子系统设计的成败。
本文尝试从工业软件发展要求，半导体行业发展趋势，系统设计趋势的角度对无源结构的优化必要性，重要性进行阐述。最后介绍使用芯和半导体高速仿真工具对某高速系统进行无源结构快速验证及优化，提高设计效率，管控板材等环节。
工业软件发展-设计的数字化
工业领域正处于第四次工业革命的开端。自动化之后是生产、研发的数字化。目标是生产率、效率、速度和质量的提高，使公司在通向工业未来的道路上获得更高竞争力。
工业软件如何满足新时代电子信息产业（5G、光通信、人工智能、物联网、云计算等）研发的挑战是其发展的重要命题之一。目的是支持企业进行产品研发创新和管理类，即产品创新数字化软件领域。近年来，数字孪生技术（Digital Twin）和基于模型的系统工程(MBSE：Model based System Engineering)成为热点。从某一角度来看，它们可以理解为是从顶层系统设计到底层基于模型的设计方法。
设计数字化的核心思想是通过使用模型来定义、执行、控制和管理一切企业流程，通过应用基于科学的仿真和分析工具在产品生命周期的每个环节辅助决策，从而快速减少产品创新、开发、制造和支持的时间和成本。
如波音公司摒弃二维工程图，建立了三维数字化设计制造一体化集成应用体系，采用CAD技术进行了包括建立型架标准件库和优化型架及参数设计，对工装、工具和产品的装配过程进行了三维仿真等。
支撑该设计方法的工业软件一般需要具有以下特点：系统设计方法，多学科交叉，数学或数字模型准确反应真实设计要素。如图1，MBSE经典的系统工程V模型可以看出，现代电子信息产品（5G，光通信，AI, IOT，云计算等）的研发设计也可以从系统需求、顶层设计、详细设计、实现、单元测试、分系统验证、系统集成、系统验证和确认逻辑来完成一个系统。每个阶段则依靠不同的工具软件来辅助。比如Component Design组件设计阶段，会用到ECAD，MCAD，时序，热，应力，电磁仿真验证等工具。
图1 基于模型的系统工程
理想的场景是电子产品都可以有一个数字化的虚拟产品与之对应。在不同的产品层级有准确的模型描述该产品。如一辆汽车，一台5G终端，一部手机等；从外壳，到内部组件，组件的互联（Cable，Connector等），电子PCB系统以及其电子器件、封装、芯片、印制板、无源结构等都可以有模型及相关参数描述，准确反应其本身特性以及影响。有了这些模型，就可以通过优化模型来指导设计，把控生产制造的相关环节。以保证产品的质量，先进性等。比如产品的外壳通常用结构的3D模型来描述，有源电子器件可以用Spice模型或行为级IBIS模型表述，印制板具有物理叠层，Dk/Df各种材质参数等等，这些数字模型或参数都影响产品的实现。
而本文关注的无源结构，可以看作是组成芯片，封装，系统的“神经网络”，它的特性关系着芯片，封装，系统的功能。以往的经验法则，如单位长度导线的自感为25nH/in，0.018in直径的过孔自感为12 nH /in；或解析近似，采用方程或近似公式来描述器件模型的方法在面对复杂的现代电子产品设计挑战时已捉襟见肘。如精度不够高，复杂无源结构无法计算等问题。
而通过专用电磁场仿真软件可以对复杂无源结构建立三维数字模型，提取S参数，进而可以获得更高精度的参数，帮助芯片，封装，系统设计的快速验证和迭代优化。无源结构的快速建模分析是设计数字化的一部分；而无源结构建模与仿真软件则是当前和未来工业软件不可缺少的一环，以满足设计数字化的需求。
半导体行业发展 - “IP”化
美国DARPA（国防高级研究计划局）的电子复兴计划（ERI）中，有一个2017年8月启动的CHIPS项目，即通用异构集成和IP复用策略。
因为美国国防部（DoD）面临着一个问题：大多数零件的销售量都不足以证明系统级芯片（SoC）巨大的设计成本合理性。如果每架喷气式战斗机或每颗卫星都有一个芯片，那只是半导体体量的一小部分。半导体的设计和制造与制药业类似：第一个成品将耗费上亿美元，但长期制造成本却非常便宜。只有在需求量巨大时，设计成本才得以摊分。而国防部的需求正好相反：他们必须降低设计成本；并且在合理范围内，他们不关心制造成本，因为他们只需要数百或数千个零件。因此，电子复兴计划的重点是小芯片，降低设计成本。
CHIPS项目采用完全不同的方式，旨在创造一种使用 “Chiplets（小芯片）”设计系统的新方法。如图2中，Chiplets可以被复用，被集成到低延迟中介层interposer上的裸片可以实现不同功能的系统。
图2 异构集成和chiplets“小芯片”复用
Chiplets的到来，其裸片的功能其实已经默认是被验证好的。对于系统设计者来说，Interposer中的无源结构设计优化可能变成需要关注的重心。如Interposer上的TSV，ubump，Interposer中的大量细长的传输线等无源结构，由于半导体硅高损耗的特性，会出现损耗、串扰等多方面的信号完整性与电压完整性问题。可能会造成芯片，甚至系统或设备不能正常工作等问题。还有在无线通讯、汽车电子、医疗电子、计算机、军用电子等广泛运用的More than Moore - SiP技术（system in package）（图3）。把多个半导体芯片，大量无源器件，无源结构封装在同一个封装内，组成一个系统级的封装，而不再用PCB板来作为承载芯片连接之间的载体，可以提高系统性能，解决小型化，模组复用等问题。对于SiP的设计，则需要验证与优化芯片与封装之间大量异质异构的无源结构以保证SiP的成功设计。常见的无源结构有滤波器（如LTCC等），IPD，金线，封装管脚，焊盘，过孔等。
图3 Xpeedic Hermes中SiP版图设计
可以看出随着半导体发展，Chiplets，SiP，异质异构封装的发展运用以及模块化等等，留给设计者有大量的高速信号无源“互联”设计验证工作。
芯片-封装-系统联合设计
如果从设计的角度来看，一个系统通常包含的是PCB、封装和芯片；通常系统厂商会采用不同芯片设计公司的方案来做系统集成。随着行业的发展，国际形势的变化以及市场的驱动，国内越来越多优秀的系统公司开始造“芯”，有些早已采用自己设计的芯片设计封装和系统，并取得非常大的成功。如OPPO 2020年官宣造芯，格力2018启动芯片计划，小米2014年开始芯片之路，2000中兴成立了中兴集成电路，1991年华为就成立了自己的ASIC(Application-specificintegrated circuit)设计中心。随着更多的公司造“芯”。它们更有优势从芯片-封装-系统整体考虑来设计与优化一个系统，来提高产品交付率和竞争力。
图4芯片-封装-系统联合设计sign off签审
在它们的产品设计sign-off设计签核时（图4）通常需要进行:系统电源分配网络分析、系统热分析、封装/系统电气sign-off签审及系统抖动预测。IC-Pkg-System联合设计sign-off需要从局部到整体考虑IC、Pkg、System的无源结构，通过仿真获得其准确的模型，最终完成Package/PCB电气性能 sign-off、系统电源分配网络分析和系统抖动的预测等，通过优化无源结构改善系统性能（图5）。
图5 芯片-封装-系统联合设计布线流程
芯片-封装-系统无源结构优化方法与工具
在信号完整性领域，通常使用S参数行为模型，作为描述线性、无源互连行为的一种通用手段。一般而言，信号作为激励作用于无源互连时，互连的行为会产生一个响应信号。激励-响应的波形中，隐含着的就是互连的行为模型。具体来说S参数就是建立在入射波、反射波关系基础上的网络参数。它是电信号如何与互连相互作用的一种描述，包括：电阻、电容、电路板走线、电路板plane、背板、连接器、封装、电缆、TSV过孔、键合线，和ubump等，每一种IC/Pkg/System的互连电气行为都可以用S参数加以描述。
通过这些行为模型可以预估任意信号和互连的作用方式，从而预估输出波形，如眼图。还可以通过后处理工具（如SnpExpert），获得互连的其他特性，如阻抗曲线、串扰的大小和差分信号的衰减。通过分析S参数模型，可以确定无源互连的哪些物理特性（如3D结构，介质等）限制了互连的性能，进而提出改进优化的方法。
在设计过程中，可以使用电磁场EDA仿真工具通过建模，设置材料、端口、边界、频率范围等，得到IC/Pkg/System各种互连结构的S参数模型。常见的电磁场（EM）仿真方法有：有限元(FEM)、矩量法（MoM）、有限差分法（FDM）、边界元法(BEM)等。通常根据元件尺寸和仿真频率的不同，其场分析的算法也需要有不同程度的简化，在确保精度的基础下尽可能节省时间。
日益复杂的芯片、封装、系统设计对工具的要求也日新月异。传统工业软件之电磁场仿真工具的挑战有：3D建模创建复杂；仿真优化耗时；互连结构多样；先进封装异质异构；芯片-封装-系统跨尺度联合仿真；国内用户的差异化设计需求。
芯片-封装-系统设计如高速数字设计、IC封装设计、和射频模拟混合信号设计等，对国内外电磁场仿真工具出了新的挑战。相对于国外的 EDA 企业，国产EDA更容易实现国内用户的差异化需求，也涌现了如芯和半导体、华大九天等优秀的EDA企业。针对现代工业软件无源结构优化遇到的这些仿真挑战，国内几乎没有可以提供EDA相应解决方案的公司，而芯和半导体填补了这一空白。芯和半导体的EDA解决方案横跨了芯片-封装-系统-云平台（图6）四个领域，可快速的对芯片-封装-系统不同层级的无源结构如电阻、电容、电感、传输线、键合线、连接器、过孔、管脚、滤波器、线缆等进行建模与电磁仿真分析（图7），最后实现芯片-封装-系统设计的联合仿真（图8）。
图6芯和半导体芯片-封装-系统-云平台EDA解决方案
图7 Xpeedic EDA仿真工具分布图
图8 Xpeedic ChannelExpert芯片-封装-系统联合设计系统
使用Xpeedic高速仿真工具优化无源结构
针对已完成布线的PCB，设计者通常还需经过两大步骤来实现后仿真：①需要对已完成的关键网络进行仿真验证，查看实际布局布线是否满足设计要求；②需要对不满足要求的结构进行优化，然后对改动后的PCB再次进行仿真验证，确认改动对高速信号带来的影响。
为此，目前芯和半导体可提供以下仿真工具来满足用户需求：一是Hermes SI工具。它可以快速实现后仿真中对关键网络信号进行仿真验证的工作；二是ViaExpert工具。它可以便捷地实现对阻抗不连续处进行快速优化，比如过孔、电容焊盘、金手指区域等；三是TmlExpert工具。它可以便捷地对传输线进行建模优化，比如带状线、微带线及波导结构等；四是SnpExpert工具。它可以便捷地查看S参数及TDR曲线。
1设置堆叠及材料信息
方法特征：（1）依据PCB板厂提供的叠构及材料信息在芯和半导体高速仿真工具中设置堆叠，（2）或者在Cadence Allegro里将堆叠设置正确后，通过Hermes与ViaExpert导入Layout文件后，直接解析获取堆叠信息。
如图9所示，在芯和半导体高速仿真工具中，已支持介质的单频点与多频点频变模型。本文仿真使用的Djordjecvic-Sarkar模型，根据板厂提供的@1GHz的Dk与Df信息设置仿真参数。Layout工程师已按照板厂建议的差分线100ohm阻抗要求的线宽与间距布线。下面通过导入Layout文件进行仿真验证当前设计是否满足阻抗要求，若不满足，则需进一步优化。
图9 设置堆叠与材料信息
2仿真验证关键网络的阻抗
方法特征：（1）由于当前Layout设计中的关键网络布局一致性较好，可以取具有代表性的网络进行仿真验证。考虑到最坏情况下的结果，选择了走线最长、结构较复杂的网络。（2）由Hermes SI提取关键网络的整个通道的S参数，扫频到20GHz，然后通过SnpExpert查看此通道的时域反射测量（Time-Domain Reflectometry，TDR）特性。图10、图11（包括图12）分别显示了不同差分对所对应TDR结果。
图10是截取的差分对1的模型及TDR结果，此模型是内层走线，两端是金手指。
从TDR曲线可以看出，m1=95.6Ohm与m2=96.6Ohm是对应左右两端金手指处的阻抗，m3=96Ohm是对应内层走线的阻抗。由此可知，此差分对中，金手指及内层走线阻抗在合理范围，暂不优化。
图10差分对1的模型及TDR结果
图11是截取的差分对2的模型及TDR结果，此模型是表层走线，两端是金手指。由于表层走线较短，且仅扫频到20GHz，从TDR曲线仅可以看出，最低点是m1=92.9Ohm，但无法严格区分出左右金手指与走线的阻抗。考虑到此处金手指模型跟差分对1处的是一致的，其阻抗不会掉落那么严重，又通过ViaExpert单独仿真金手指处的阻抗，如图12所示，m1=96.9Ohm。因此造成阻抗掉落的原因极大的可能是走线的阻抗与金手指处阻抗不匹配造成的反射，所以需要对表层走线阻抗做进一步检查与优化。
图11 差分对2的模型及TDR结果
图12 金手指处FootPrint、3D模型及TDR结果
3优化不连续结构的阻抗
3.1优化表层走线阻抗
根据检查当前Layout文件发现，表层走线阻抗与板厂声称100Ohm阻抗偏差较大的原因是板厂计算阻抗时使用的是微带线的结构，而当前Layout实际走线是GCPW（Grounded Coplanar Waveguide），所以需要根据当前表层实际走线重新建模优化。
方法特征：如图13所示，TmlExpert提供了GCPW的模板，根据当前Layout的参数在不改变过孔布局的前提下，微调线宽、间距及信号对地间距进行优化，最终得到满足阻抗要求的设置。
图13 GCPW模板、3D模型及结果对比
3.2优化电容处的阻抗
由于当前Layout布局已定，需采取微调的措施，所以尝试通过挖空相邻层或者是扩大挖空区域改变回流路径方式进行优化。ViaExpert可以导入Layout文件，截取模型后，在2D界面添加Keepout方式快速挖空相邻层或是改变挖空区域。
方法特征：在ViaExpert中，对于电容模型，软件支持在2D界面添加集总的RLC参数。图14是电容处FootPrint、3D模型及结果对比。TDR结果对比中，红色是原始挖空区域的结果，绿色是多挖空一层相邻层的结果，由此可看出，通过多挖空一层相邻层就可以改善阻抗，使其达到目标阻抗100Ohm的要求。
图14 电容处FootPrint、3D模型及TDR结果对比
综上所述，本节使用芯和半导体高速仿真工具完成了后仿真中对PCB无源链路的S参数提取及阻抗验证，并对链路中阻抗不连续的处的走线及电容进行了优化。后续需对改动后的PCB做进一步的验证，确认改动对阻抗带来的影响。
总结
我国电子设计领域的快速发展如人工智能、智能驾驶、深度学习、HPC计算机、5G等，使得芯片、封装和电路板构成的电子系统朝着更大规模、更小体积以及更快的时钟速率这一方向发展。电路的高速化、低电压和高集成化使得信号链路网络、电源分配网络等问题日益突出。无源器件的高频特性影响到高速电子系统设计能否成功。
通过工业设计软件之电磁场仿真工具对这些无源结构建模，准确提取S参数，验证及优化其电性，可以帮助芯片、封装、电子系统的成功设计。同时我国芯片设计、制造、封装到系统设计已逐渐形成生态链，新一代国产工业软件企业，如芯和半导体，如果可以串联起从芯片设计到系统设计的生态链，和国外EDA生态圈的各个伙伴无缝交互、与半导体产业链上下游的企业紧密融合，提供覆盖芯片、封装到系统设计的全面解决方案，将能更好地服务全中国乃至全球的企业。
芯和（Xpeedic）半导体科技(上海)有限公司 孙冰 刘岩