集成电路(IC)设计完整流程详解及各个阶段工具简介
1.确定项目需求
设计芯片的spec
2.系统级设计
使用系统建模语言进行描述，划分模块功能
3.前端设计
1）RTL设计
2）功能仿真（VCS+Verdi）
3）逻辑综合（DC）Synopsys的Design Compiler
4）静态时序分析（PT）Synopsys的Prime Time
5）一致性验证（Formality）Synopsys的Formality
4.后端设计
1）DFT Synopsys的DFT Compiler
2）布局规划 Synopsys的Astro
3）时钟树综合 Synopsys的Physical Compiler
4）布线 Synopsys的Astro
5）寄生参数提取 Synopsys的Star-RCXT
6）版图物理验证 Synopsys的Hercules
5.Tape Out流片
组合逻辑电路的输出在任一时刻只取决于当时的输入信号；而时序逻辑电路的输出，不仅和当前的输入有关，还和上时刻的输出有关
组合逻辑电路只是包含了逻辑电路，但是时序逻辑电路包含了逻辑电路+存储电路
步骤：翻译，逻辑优化，门级映射
synthesis = translation + logic optimization + gate mapping
就是将RTL转化成门极网表的过程。
电路综合将电路的逻辑翻译成满足性能要求的晶体管网表，包括使用的电路类型（静态或动态CMOS等）和确定各三极管的大小，以满足时序要求，主要用于单元库（Cell Library）元器件设计。
逻辑综合（或RTL综合）产生逻辑电路的结构，通过EDA工具将RTL代码映射到由制造厂家标准单元库中的元件所构成的门级电路的过程。
行为综合根据给定任务的行为级描述，以及性能、面积和功耗约束条件产生电路结构，包括确定需要哪些硬件资源（如执行单元、存储器、I/O接口等），将行为级的操作与硬件资源相结合，并决定系统架构和执行顺序。尽管行为综合的研究取得巨大进展，但目前仅在一些特定场合得到了应用（如无线通信、存储和影响处理等采用大量数字信号处理算法的领域）。
原文链接：数字IC设计学习笔记（一）——逻辑综合简介包含DC操作
一、面积优化
系统进行面积优化其实就是进行资源优化，主要有以下三种方向：
串行化
逻辑优化
资源共享
二、速度优化
系统进行速度优化其实就是提高系统的运行速度，主要有以下几种方向：
使用流水线
寄存器配平
关键路径优化
并行化
消除代码的优先级
原文链接系统如何进行面积优化和速度优化？
具体分析数字电路基础：系统设计优化
同步方式下，发送方除了发送数据，还要传输同步时钟信号。
在异步通信方式中，发送方只发送数据帧，不传输时钟，发送和接收双方必须约定相同的传输率。
在传输率相同时，同步通信方式下的信息有效率要比异步方式下的高，因为同步方式下的非数据信息比例比较小。
异步通信过程中，可能发生通信错，一般有3种错误：1、帧格式错2、奇偶错3、覆盖错
异步串行通信 实现起来 比 同步串行通信 简单
- 亚稳态
- 数据丢失
- 数据一致性
深刻理解跨时钟域:三个主要问题和解决方案
沟道长度
改进型哈佛结构是在普通哈佛结构的基础上加上独立的缓冲区cache, 虽然处理器只有一套总线，但由于cache的存在，CPU直接访问的是cache，而cache又分为指令cache和数据cache，这两个cache是独立的，所以可以同时访问指令和数据，也就是说能够并行运行。
冯诺依曼结构和哈佛结构
单bit信号
快到慢
快时钟域下的两个输入脉冲的间隔必须大于或等于慢时钟域的2个时钟周期。换做图中的Toggle信号来说，就是Toggle信号脉冲必须要维持两个慢时钟域周期。
因为如果快时钟域下的两个输入脉冲过近，则会使慢时钟域中同步后的两个输出脉冲紧密相连，输出时钟的宽度会比慢时钟域的单时钟宽度要宽。